مقاله پیاده سازی VLSI از رمزنگاری AES ارتقایافته

این فایل ترجمه فارسی مقاله زیر می باشد:

VLSI  Implementation of Enhanced AES Cryptography

دانلود رایگان مقاله انگلیسی

چکیده

استاندارد رمزگذاری پیشرفته (AES) یک استاندارد پردازش اطلاعات فدرال (FIPS) می‌باشد و به عنوان استاندارد امنیت کامپیوتر، طبقه بندی می‌شود. الگوریتم AES یک رمز بلوک است که می تواند اطلاعات دیجیتالی را رمزنگاری و رمزگشایی کند. الگوریتم AES قادر به استفاده از کلیدهای رمزنگاری 128، 192 و 256 بیت می‌باشد. رمز Rijndael به عنوان استاندارد رمزگذاری پیشرفته (AES) رسمی، انتخاب شده است و برای سخت افزار مناسب است. هدف از این مقاله ، ارائه پیاده سازی الگوریتم سخت افزاری استاندارد رمزگذاری (AES) پیشرفته بود. این مقاله یک راه حل کارآمد برای ترکیب رمزنگاری و رمزگشایی Rijndael در یک طراحی FPGA، را با تمرکز قوی بر محدودیت های ناحیه‌ی کم و خروجی بالا، پیشنهاد می کند. این پیاده سازی الگوریتم Rijndael رمز متقارن خود را با استفاده از یک اندازه کلید 128 بیتی اجرا می کند ، حالت با نام AES128. ما با ساختار کانالی و تغییراتی مانند ادغام Subbytes و Shift Rows کار کرده‌ایم، و بهینه سازی هر چرخه ساعت برای حداکثر کردن تعداد عملیات و غیره با موفقیت اجرا شده است. فرآیند رمزگذاری و رمزگشایی الگوریتم Rijndael به زبان VHDL و پیاده‌سازی FPGA متناظر منجر به کاهش تعداد برش‌ها (6901) می‌شود و خروجی داده‌هایی با 38.346 گیگابیت در ثانیه را به دست می‌آورد که در Xilinx 14.2 Virtex5 اجرا شده است.

توضیحات: فایل ترجمه به صورت word می باشد و دارای 20 صفحه است.

Reconfigurable data parallel constant geometry fast Fourier transform architectures on Network-on-Chip

Reconfigurable data parallel constant geometry fast Fourier transform
architectures on Network-on-Chip

ژورنال:Microprocessors and Microsystems

سال:November 2015

قیمت اصلی:35.95$

Abstract

This paper reports the design and development of reconfigurable (up to 8192-point), data parallel, constant geometry fast Fourier transform (CG-FFT) architectures based on Network-on-Chip (NoC) paradigm. Twiddle factor multiplications have been realized using pipelined CORDIC rotators in the proposed architecture in order to ensure its high throughput. Mapping of FFT functions to cores has been done by considering the proposed signal flow graph (SFG) for CG-FFT architecture, which helps in optimizing the design of network components (routers and network interfaces) and reducing the latency of FFT computation. The proposed input-size aware architecture can withstand faults in other processing elements (PEs) as it can accomplish the entire FFT computation using only one PE as well. When mapped onto mesh based NoC, the proposed architectures could achieve reduction in latency by 5×, compared to several existing FFT architectures on NoC. Hardware realization of the PE and the network components of the proposed architectures have been done using Xilinx Kintex-7 family field-programmable gate array (FPGA) device. The maximum operating frequency of a PE in the proposed architecture has been found to be 184.010 MHz, which meets the timing specifications of several application standards, such as DVB-T/H, DAB, 802.11a/n and UWB. In addition to the FPGA-prototype, the proposed architectures have also been synthesized in ASIC design flow to obtain area and power results.

KeywordsConstant geometry, Fast Fourier transform, FPGA,Network-on-Chip, Reconfigurable architecture